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設計檔案匯出

申請連結


設計檔案匯出服務申請須知與說明:

一、申請人須為具備有效製程權限之教授。
 
二、可申請範圍及說明
  檔案類型 參考附檔名 收費金額 說明
Security Lab (SL) 僅提供匯出A類帳號之晶片設計檔案 NT$650  
EDA Cloud GDS .gds NT$650  
電路設計圖 .v
.sp
.netlist
.edit
單一EDA Cloud帳號,匯出左方檔案種類,10個檔案內收費1000元 文字檔,以verilog,spice等語法描述電路的元件與連線方式。Ex.Verilog RTL/Gate-level netlist, Spice pre-sim/post-sim netlist
標準元件設計規格檔 .sdc 文字檔,描述標準元件設計規範、時序規格、時序特例等內容。
可測試性驗證檔 .wgl
.stil
文字檔,電路可測試性測試需求,產生的測試檔。
測試儀器輸入 .avc 將電路模擬的結果轉換到測試儀器所需的輸入格式
佈局驗證文字檔   文字檔,將佈局驗證檢查結果用文字方式輸出。Ex.Calibre DRC/LVS驗證報告。



三、作業流程
提出申請
處理文件/檔案審驗
簽認訂單
下載檔案
繳款結清




四、注意事項
  1. 申請人(教授)須親簽「設計檔案匯出服務申請與承諾書」,上傳親簽後之掃描檔至申請系統。
  2. 發票開立品名為「資料檢索費」;發票抬頭為學校名稱。


五、業務聯絡